verilog2vhdl yra programa, kuri buvo sukurta tiems, kurie nori konvertuoti esamą verilog dizainą į VHDL & nbsp;. Generuoja VHDL gali neveikti taip, kaip yra, ir gali prireikti šiek tiek rankinis taisymas užtikrinti VHDL duomenų tipo atitikimo. Tai buvo sukurta Java (1.6.x), siekiant, kad jis nepriklauso nuo platformos ir surišamos vykdomąjį JAR failą. Spauskite čia norėdami parsisiųsti nemokamai vertėjas Linux platformą ir spustelėkite čia, norėdami jį atsisiųsti "Windows".
Naudojimas:
verilog2vhdl -in simple_and.v -top simple_and_top -out simple_and.vhd
ARBA
Java-jar $ EDAUTILS_ROOT / lib / verilog2vhdl.jar -in simple_and.v -top simple_and -out output.vhd
Yra ir kitų jungikliai, pavyzdžiui -only_entity sukurti tik subjektą correspomding į nurodytą viršuje. Be to, yra -only_component sukurti komponentas deklaraciją, atitinkančią nurodytą modulį
Reikalavimai :.
- Java 2 Standard Edition Runtime Environment "
Komentarai nerastas